Intel 'Tiger Lake' mikroarhitektūras funkcijas HEDT līdzīgās kešatmiņas līdzsvarošana?



With its 'Skylake' microarchitecture, Intel significantly re-balanced the cache hierarchy of its HEDT and enterprise multi-core processors to equip CPU cores with larger amounts of faster L2 caches, and lesser amounts on slower shared L3 cache. The company retained its traditional cache balance for its mobile and desktop processor derivatives. This could change with the company's 'Tiger Lake' microarchitecture, particularly the 'Willow Cove' CPU cores they use, according to a Geekbench online database listing for a prototype quad-core 'Tiger Lake-Y' mobile processor.

Saskaņā ar šo ierakstu, pieņemot, ka Geekbench pareizi lasa platformu; 'Tiger Lake-Y' procesoram ir četru kodolu / 8 diegu CPU ar milzīgu 1280 KB (1,25 MB) L2 kešatmiņu uz vienu serdi un 12 MB L3 kešatmiņu. Intel arī palielināja L1D (datu) kešatmiņu līdz 48 KB lielumam, bet L1I (instrukcijas) kešatmiņa saglabājas 32 KB. Tas nozīmē L2 kešatmiņas lieluma palielināšanos par 400% un L3 kešatmiņas lieluma palielināšanos par 50%. Atšķirībā no “Skylake-X”, L2 kešatmiņas lieluma palielināšanās nenāk ar samazinātu L3 kešatmiņas lielumu (uz vienu kodolu). 'Tiger Lake-Y' procesors tiek testēts uz 'Corktown' prototipu platformas (specializēta mātesplate, kurai ir pieejama visa iespējamā I / O savienojamība ar platformu, testēšanai.) Paredzams, ka 'Tiger Lake' kādu laiku debitēs. 2020.-21. gadā kā “Ice Lake” pēctecis un tiks veidots uz Intel izsmalcinātā 10 nm ++ silīcija ražošanas mezgla. Atrodiet Geekbench ierakstu
Avota saite zemāk.


Source: Geekbench Online Database